簡易檢索 / 檢索結果

  • 檢索結果:共1筆資料 檢索策略: "電機工程系".dept (精準) and ckeyword.raw="避障礙物繞線"


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    混合架構時鐘樹合成考慮障礙避免之整體電容最小化
    • /105/ 碩士
    • 研究生: 何俊瑋 指導教授: 方劭云
    • 電路時序延遲逐漸成為決定電路效能的重要因素,時鐘樹的設計也日益重要。樹狀結構時鐘樹(tree-based clock network)由於擁有容易實現與分析的優勢,因此特別適合用於規模較小之晶片實作…
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